Estoy sintetizando una aplicación de juguete en DE2, pero me encontré con un problema de sincronización (a pesar de que todas las entradas y salidas están sincronizadas en mi diseño). Estas violaciones están relacionadas con el "ancho mínimo de pulso"...
¿Cómo puedo evitar esa holgura negativa durante la síntesis de FPGA?
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; Slow Model Minimum Pulse Width: 'CLOCK_27' ;
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; Slack ; Actual Width ; Required Width ; Type ; Clock ; Clock Edge ; Target ;
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; -0.500 ; 0.500 ; 1.000 ; High Pulse Width ; CLOCK_27 ; Rise ; HEX0[0]~reg0
Creo que pjc50 tiene la idea correcta; ¿Ha editado la declaración "create_clock" del archivo .sdc? tiene una palabra clave de "forma de onda" que da un tiempo de subida y bajada para la forma de onda del reloj, y lo anterior puede suceder si están demasiado cerca (por ejemplo, "{ 0.000 1.000 }"). No es por insistir en lo obvio, pero debería ser más como "{ 0.000 18.519 }" para un ciclo de trabajo del 50 % y un reloj de 27 MHz.
pjc50
JCLL
el fotón
JCLL