Parece ser muy difícil obtener números consistentes para el rendimiento de los chips lógicos. Estoy interesado en usar el componente SN74F574 (registro de 8 bits).
En cuanto a DigiKey, cuando busco el componente, muestra una cuadrícula de resultados con una frecuencia de reloj de 100 MHz y un retraso máximo de propagación de 8,5 ns. Esto es inconsistente ya que 8.5ns es igual a 117Mhz, una diferencia no insignificante en mi opinión. ¿Debo tomar el más bajo de estos dos números?
Así que abro la hoja de datos del componente y dentro tiene una cuadrícula que muestra los retrasos de propagación. El valor máximo en la cuadrícula es 35 ns, por lo que seguramente la única forma segura de usar la pieza es asegurarse de que puede manejar el máximo. Entonces eso daría una velocidad real de 28Mhz.
Entonces, ¿registro a 28Mhz, 100Mhz o 117Mhz? ¿Por qué las hojas de datos no facilitan su vida y especifican una velocidad de reloj (o el ns correspondiente) a la que se puede sincronizar?
usted podría estar más interesado en estas partes
- Si realmente te tomas en serio la velocidad, eliges CML (lógica de modo actual).
Si desea lo mejor disponible actualmente en CMOS (lógica de modo de voltaje)
luego elige 74ALVCxxx (o 74ALVC2xxx si la disponibilidad es mejor) ambas fuentes de 25 ohmios en Octal D 3state (similar utilizado en ARM Cortex)
- 150MHz min 300MHz typ y mucho más con habilidad
- 74F son cosas TTL antiguas, nada especial, excepto grandes corrientes Iol.
- Si quieres la mayor velocidad en cualquier familia;
La frecuencia máxima se supone que está diseñando correctamente el circuito alrededor del chip.
Según la hoja de datos, 7ps es posible si el registro de desplazamiento es la única puerta en la ruta del ciclo (para una transición de baja a alta; puede usar la lógica diferencial para garantizar que el flanco activo siempre suba si necesita funcionar a 100 MHz). .es máximo no práctico :P). 35ps que mencionaste es el extremo superior de un carril bici de cuatro puertas.
Por lo tanto, si mantiene esto como la única puerta en el carril bici, puede sincronizarlo a 100 MHz; de ahí la velocidad máxima del reloj. Obviamente, la velocidad de reloj mínima no tiene límites, ya que puede agregar muchas etapas después de esta puerta antes de otro elemento secuencial, o puede cargarla mucho para que la transición tarde mucho más.
En cuanto al máximo de 100 MHz frente a 117 MHz... esto es realmente complicado. Dado que un registro de desplazamiento necesitará al menos otro elemento secuencial para crear una ruta de ciclo, habrá un retraso adicional (tiempo de configuración). Entonces, aunque la puerta puede tardar 7ps en cambiar, el flop de captura probablemente necesite al menos 3ps de tiempo de configuración. Y el fracaso de lanzamiento también tendrá un retraso finito.
el fotón