CMOS (incorrecto) O puerta con 4 transistores

Esa es una explicación bastante mala en el libro.

Los MOSFET tienen un voltaje de umbral . Esta es la diferencia de voltaje mínima entre la terminal de la puerta y la terminal de la fuente que permitirá que el transistor conduzca una corriente significativa. Para un transistor NMOS, el voltaje de umbral es un voltaje positivo, y el terminal de "fuente" se define como cualquiera de los terminales de fuente/drenaje que tenga el voltaje más bajo.

Entonces, en su circuito, los drenajes del transistor NMOS están conectados a 1.2V y sus fuentes están conectadas a la salida de la puerta. Si lleva las puertas de estos transistores NMOS a 1,2 V, los transistores solo conducirán corriente siempre que sus fuentes , la salida de la puerta OR, tengan un voltaje que no supere los 1,2 V menos el voltaje de umbral del transistor. Una vez que la salida de la puerta OR sube a$(1.2 - V_{TH})$V el transistor deja de conducir muy bien, por lo que la salida de la puerta OR deja de aumentar.

El mismo análisis se aplica al PMOS, excepto que la fuente se define como la terminal con el voltaje más alto y la puerta debe tener un voltaje más bajo que la fuente para una buena conducción.

EDITAR: cuando una de las entradas de la puerta OR está a 0 V, tenemos un transistor NMOS con su puerta a 0 V, por lo que ciertamente no conducirá una corriente significativa. También tenemos un transistor PMOS con su compuerta a 0V... su fuente está conectada a la salida de la compuerta OR y su drenaje está conectado a tierra. Por lo tanto, si la salida de la compuerta OR es de 1,2 V, entonces el voltaje de la compuerta a la fuente para el PMOS conducirá la corriente y reducirá el voltaje de salida de la compuerta OR. Cuando el voltaje de salida de la compuerta OR cae hasta el punto en que el voltaje de la fuente de compuerta del PMOS es menor que su voltaje de umbral, entonces el PMOS deja de conducir. Esto deja la puerta OR a un voltaje aproximadamente igual a la magnitud del voltaje umbral de PMOS.

Esta 'mala' explicación ha surgido antes... y mi opinión aquí: ¿ Por qué los voltajes son como son en este circuito de transistores? Hay una simulación que puedes probar.

Y aquí está, de nuevo NAND Gate Sim

La respuesta corta:

• lo que se muestra es una puerta NAND, con P y N en los lugares equivocados.
• Está mal porque los P-FET necesitan que Vgs sea negativo (es decir, que el voltaje de la compuerta esté por debajo de la fuente en al menos el voltaje de umbral ) para encenderse correctamente, lo opuesto a los N-FET que necesitan que Vgs sea positivo para encenderse.
• El circuito 'incorrecto' solo puede desviar los transistores 'apagados' (con fugas), o en la región lineal como un seguidor de fuente .

Sobre este último punto. Mire la simulación y pase el mouse sobre cada transistor en el circuito 'incorrecto', observando lo que está haciendo Vgs. Verá los transistores en uno de dos estados: completamente "apagados" o polarizados en la región lineal en el voltaje de umbral.

(En esta simulación, el umbral de Vgs se establece en 700 mV).

La razón por la que existe voltaje es que incluso cuando está "apagado", el FET todavía tiene fugas. Los FET 'apagados' se comportan como resistencias de alto valor para los que están 'encendidos', comportándose como seguidores de la fuente. Mientras tanto, los transistores 'encendidos' polarizados como seguidores irán al voltaje de umbral Vgs, pero no más allá.

El voltaje de salida cambia algo con el estado de entrada porque, dependiendo de los valores de entrada, los transistores estarán en estado de fuga 'apagado' o en estado de seguidor de fuente.

Sin embargo, a diferencia de su tabla, el voltaje más alto ocurre cuando ambas entradas son altas, y el par P conectado en serie más bajo está en el estado "apagado" y se comporta como resistencias de alto valor.