Circuito integrado de divisor de reloj, con terminación en serie o en paralelo

La hoja de datos es bastante clara.

Las trazas de salida de reloj de más de una pulgada deben usar terminación en serie. Para terminar en serie una traza de 50 Ω (una impedancia de traza de uso común), coloque una resistencia de 33 Ω en serie con la línea del reloj, lo más cerca posible del pin de salida del reloj. La impedancia nominal de la salida del reloj es de 20Ω.

Primero necesito corregir tus suposiciones.

El tipo de 20 Ω es la impedancia más baja existente en los controladores lógicos CMOS de 5 V.

• La mayoría de la lógica de 3,3 V es de 25 Ω y la lógica de 5 V es de alrededor de 50 Ω.
• La tolerancia Z efectiva sobre la temperatura y el rango de suministro es de alrededor del 50 %, Vol/Iol=Z

Tenga en cuenta que este chip tiene un tiempo de subida de 1 ns (típico) y un sesgo máximo de 500 ps y se recomendó un máximo de 1" para la longitud de ruta para un mejor rendimiento.

¿Qué quiere decir esto?

Significa que la integridad de la señal de los relojes se degrada a medida que la longitud de la ruta aumenta más allá de esto sin la coincidencia de impedancia, pero se conserva con la coincidencia.

Las reglas de línea de transmisión para la adaptación de impedancia se vuelven importantes cuando el tiempo de subida, Tr, es < 15 % del retardo de propagación. es decir, la longitud de onda es$\lambda =~0.35/Tr$por lo tanto, si Tr es mayor que el 5% de un$\lambda$. Otros usan el 10% como regla general con menos margen en la integridad de la señal.

De lo contrario, las pistas inductivas con capacitancia distribuida pueden causar sobreimpulsos y repiqueteo. La carga paralela puede reducir la Q y el tiempo de caída.

Una verdadera impedancia adaptada con línea de banda y resistencia de terminación es el escenario ideal a expensas de una oscilación de Vpp reducida en un 50 %.

Obviamente, se pueden hacer compromisos entre el timbre y la impedancia de carga si conoce el nivel del timbre, pero generalmente esto no es necesario ya que las terminaciones se pueden dividir de Vcc a tierra para mantener la polarización adecuada alrededor de los umbrales de entrada.

Esencialmente, estas reglas de diseño de líneas de transmisión se aplican a todos los CMOS para el tiempo de subida frente a la longitud de la ruta cuando es necesario aplicar estas reglas. Esto se debe a que, si el tiempo de subida de los controladores de mayor impedancia de salida con una mayor capacitancia de carga da como resultado velocidades de respuesta más bajas, se pueden usar longitudes de ruta más largas sin terminaciones utilizando pistas de impedancia cuidadosamente controladas.

Microstrip:                    Stripline.: 
Zo= 60-70 Ohms for w/h = 1,    0.6 times that of microstrip.    
    40-50 ohms for w/h = 2.    0.6 times that of microstrip.    
Propagation Delay: 150 pS/in   180 pS/in 
  Average Propagation Delay: 2 nS/ft  between microstrip and stripline.
(Ref Henry Ott)