¿Bajo qué condiciones una puerta p-FET tiene que estar a un voltaje más alto (o más negativo) que su fuente?

¿Existe una regla general para los p-FET que explique cuándo Vg puede ser mayor (o más negativo) que Vs? Había publicado hace un tiempo y una persona útil me explicó que necesitaba mantener Vgs más altos que Vds, de lo contrario, el FET podría sobrecalentarse o funcionar mal. Creo que estábamos hablando de n-FET en ese momento, así que para un p-FET creo que eso significa que Vgs debería ser más negativo que Vds. ¿Es eso correcto?

Por ejemplo, tengo un FQP12P10 clasificado para Vgss +/- 30V.

Estoy suministrando Vg de una fuente nominal de 48 V (Vhouse) y usando un divisor de voltaje de 68 K/47 K que emite de 16,3 V a 24,5 V según el estado de carga de la batería (puede ser de 40 V a 60 V en los extremos).

Vs es alimentado por una fuente nominal separada de 12V (Vstarter) que puede variar entre 11V y 15V. Tanto Vhouse como Vstarter comparten un terreno común.

Cuando Vhouse está a 48 V nominales, el circuito emite 0 V. Cuando Vhouse está a 0 V, emite 12 V nominales. Eso es lo que necesito.

Pero aparentemente, Vhouse en realidad va a 6 V durante el corte de BMS, no a 0 V, y suministrará suficiente corriente a 6 V para alimentar un LED, por lo que presumiblemente podría alimentar fácilmente una puerta p-FET.

Cuando pruebo mi circuito con Vhouse a 6 V, parece funcionar como quiero, con la compuerta apagada y 12 V en el drenaje. Pero no estoy seguro de por qué. Mido Vg a 2.4V, y Vs está en su habitual 12V. Pero, ¿está bien esta condición o está dañando el p-FET como sugirió la persona? (si los entendí correctamente, que puede que no tenga).

Espero que el circuito esté bien como se describe. Lo he dejado en este estado durante horas y no hay calentamiento de ningún dispositivo ni comportamiento inusual. El circuito solo controlará un LED y otro dispositivo lógico que usará unos pocos mA en el mejor de los casos, por lo que el p-FET nunca conducirá una corriente importante.

Pero estoy un poco confundido en cuanto a la relación entre Vg, Vs y Vd, y cuándo uno debe ser más alto (o más negativo) que el otro. Cualquier ayuda es muy apreciada.

Aquí está el esquema básico:ingrese la descripción de la imagen aquí

Y aquí hay una foto del prototipo real cuando Vhouse está a 6V. La puerta p-FET claramente no está apagada. Eso es realmente bueno para mi aplicación, pero no entiendo por qué. Puede ver que el LED está encendido y obtengo una medida clara de 12 V en el drenaje (cable blanco que llega hasta el fondo donde se encuentra el LED). Cuando se conecta a 48V, funciona como se esperaba. El LED está apagado, Vd es 0V. Cuando uso el probador de botón para derivar R1 a tierra, el LED se enciende y se emiten 12V.

ingrese la descripción de la imagen aquí

¿Cómo se relacionan Vout y Vstarter12V con GND?
Olvidé decir que Vstarter y Vhouse comparten un terreno común. Buena atrapada. Vout es relativo a ese terreno común.
"Cuando pruebo mi circuito con Vhouse a 6 V, parece funcionar correctamente. Vgs está a -2,4 V, Vds está a -12 V" - Según mis cálculos, Vgs debería ser -9,55 V (ya que Vs = 12 V y Vg = 2,45 V). ¿Cómo se obtiene -2.4V?
@bruceabbott Puede que me haya equivocado. El voltaje de la compuerta (salida del divisor de voltaje) es de -2.4V con respecto a tierra cuando Vhouse es de 6V. eso es vgd? Honestamente, estoy un poco perplejo en cuanto a la relación exacta entre puerta, fuente y drenaje. Entiendo el panorama general, pero no cómo se influencian entre sí.
Edite su pregunta para corregir los voltajes. Su batería y el suministro de 12V son voltajes positivos, ¿verdad? Entonces, el voltaje de la puerta en relación con la tierra es de +2,4 V y el voltaje en el drenaje debe estar cerca de los +12 V (ya que el FET está bien encendido). Vds (voltaje del drenaje a la fuente) debe estar cerca de 0V.
@bruceabbott mezclé la polaridad en mi descripción. La salida del divisor de tensión es de +2,4 V con respecto a tierra. ¡Lo siento! Sigo aprendiendo sobre la marcha.
"Vds es -12 V. Entendí bien esa parte". - Ahora estoy confundido, porque con Vgs = -9.55V, el FET debe encenderse con fuerza y ​​Vds debe ser muy bajo, no -12V.
@BruceAbbott, ¿tiene un momento para conversar? Lo eliminé poco después de escribirlo cuando me di cuenta de que estaba mal, pero todavía no tengo muy claro los diversos términos. ¡Estoy tan cerca! Solo unos minutos podrían ayudarme muchísimo. También publicaré una imagen del circuito prototipo real arriba para que quede claro lo que estoy haciendo.

Respuestas (1)

Su PMOSFET probablemente tenga un diodo de cuerpo entre el drenaje y la fuente. No es tan importante que |Vgs| > |Vgd|, pero que Vs > Vd. De lo contrario, si Vs-Vd se vuelve demasiado negativo, el diodo del cuerpo conducirá felizmente hasta que se fríe.

En mi circuito anterior, Vs simplemente pasa directamente al desagüe. Y el drenaje nunca ve ninguna entrada de voltaje, solo una pequeña carga (LED) y otro circuito lógico. ¿Crees que estoy bien como se describe? ¿Por qué cree que -2.4V en la puerta y -12V en la fuente dejan el FET conduciendo? ¿Simplemente no por encima del umbral de la puerta? Pensé que @nanofarad había explicado que las puertas y las fuentes de p-mosfet estaban relacionadas de alguna manera, y que necesitaba darme cuenta de esto.
Suponiendo que no tenía la intención de esos signos negativos frente a los voltajes, debería estar bien. Si Vg < Vs - Vgth, el FET conducirá normalmente. Dependiendo de la cantidad de corriente que esté consumiendo, Vd debería ser aproximadamente igual a Vs.
¿Bajo qué condiciones una puerta p-FET tiene que estar a un voltaje más alto (o más negativo) que su fuente?
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