Sé que en el modo de ejecución libre de un solo extremo se cumple la siguiente ecuación:
f_ADC = f_clk/N = 13f_s
donde f_ADC es la frecuencia del ADC, f_clk es la frecuencia de reloj del avr y f_s es la frecuencia de muestreo.
La ecuación anterior significa que si quiero convertir una señal analógica con una frecuencia máxima de 4 KHz, debo elegir f_s=8Khz (teorema de Nyquist), y luego elegir N tal que f_ADC >= 13fs=13*8KHz.
Ahora, he leído en la hoja de datos de ATMega128 que en caso de ganancia de canales diferenciales (por ejemplo, para convertir la diferencia de dos señales analógicas), se produce una frecuencia interna f_ADC2 que es f_ADC2 = f_ADC/2 (o es f_ADC2 = 2* f_ADC ????) pero realmente no puedo entender qué sucede con los tiempos.
Entonces, la pregunta real es: ¿qué ecuación se mantiene (como la anterior) si uso canales de ganancia diferencial en el modo de ejecución libre?
De la página 235 de la hoja de datos :
Las conversiones diferenciales se sincronizan con el reloj interno CKADC2 igual a la mitad del reloj ADC. Esta sincronización la realiza automáticamente la interfaz ADC de tal manera que el muestreo y retención se produce en un borde específico de CKADC2. Una conversión iniciada por el usuario (es decir, todas las conversiones individuales y la primera conversión libre) cuando CKADC2 es bajo tomará la misma cantidad de tiempo que una conversión final única (13 ciclos de reloj ADC desde el siguiente ciclo de reloj preescalado). Una conversión iniciada por el usuario cuando CKADC2 es alto tomará 14 ciclos de reloj ADC debido al mecanismo de sincronización. En el modo de ejecución libre, se inicia una nueva conversión inmediatamente después de que se completa la conversión anterior y, dado que CKADC2 es alto en este momento, todas las conversiones de ejecución libre iniciadas automáticamente (es decir, todas excepto la primera) tardarán 14 ciclos de reloj ADC.
Este es el único párrafo donde hablan de CKADC2. Tampoco se menciona en ninguna parte en las características eléctricas. Además, la tabla que precede a este párrafo dice 13 ciclos de reloj ADC para conversiones de un solo extremo y 13 o 14 para diferencial, también "tiempo de conversión (ciclos)". Parece que se usa el mismo reloj ADC, y que CKADC2 solo es relevante para ese ciclo 14 si se inicia una conversión cuando CKADC2 es alta.
niels