Creé un diseño VHDL que necesita una entrada de reloj de 50 MHz. El Spartan-6 en el que estoy trabajando me da una señal de reloj de 100 MHz, así que utilicé el Xilinx Clocking Wizard para obtener un reloj de 50 MHz. Cuando elijo "Sin búfer", se crearán dos puertos adicionales: un clkfb_iny un clkfb_out. No entiendo para qué sirven estos puertos y cómo los conecto.
Los puertos de retroalimentación adicionales ( clkfb_*) son visibles cuando selecciona algo que no sea el "Control automático en el chip" predeterminado para la "Fuente de retroalimentación del reloj" (Página 3 de Clocking Wizard, versión 3.6). No tiene nada que ver con la selección de "Sin búfer" para el reloj de entrada.
Si solo desea obtener un reloj interno de 50 MHz del reloj externo de 100 MHz, seleccione el "Control automático en chip" predeterminado. Y en la primera página seleccione para el reloj de entrada:
ya sea "Pin con capacidad de reloj de un solo extremo" si el reloj externo está conectado a través de un solo cable al FPGA (más común para 100 MHz),
o "Pin compatible con reloj diferencial" si el reloj externo está conectado a través de LVDS.
Las otras opciones de retroalimentación solo se requieren para un control más avanzado de la relación de fase entre el reloj original y el generado. Para esto, los puertos clkfb_iny clkfb_outbrindan acceso al circuito de retroalimentación del PLL .
Un escenario de ejemplo es el búfer de retardo cero, donde el FPGA vuelve a generar el reloj generado. Si el reloj original (en el pin del reloj de entrada) y el reloj generado (en el pin de salida) ahora deben estar en fase, el circuito de retroalimentación también debe encontrar los retrasos de los controladores de entrada y salida de los pines FPGA. Por lo tanto, uno debe retroalimentar el reloj de salida generado (en el pin de salida) a otro pin de entrada (reloj) de la FPGA a través de la PCB, y conectar estos pines de entrada al puerto de entrada de retroalimentación del reloj del PLL ( ) clkfb_in. Si el reloj generado tiene una frecuencia diferente a la del reloj original en este escenario, se debe sacar la señal de salida de retroalimentación del reloj ( clkfb_out) y retroalimentarla a través de la PCB. Puede encontrar una imagen de esta configuración en la guía del usuario UG382 Spartan-6 FPGA Clocking Resourcesen la Figura 3-13 en la página 111.