8085 MPU; Recorriendo una instrucción (diagramas de tiempos)

Es tarde aquí y solo puedo ayudar un poco. Pero "ADD B" es una instrucción de tipo T4, como probablemente sepa. También han pasado muchos años desde que hice algo con el 8085A y pido disculpas por adelantado por cualquier error. Pero aquí va lo referente a los cuatro estados T del "ADD B". (Solo estoy mirando la hoja de datos en este momento para refrescar algo de mi memoria). Tenga en cuenta que cada estado T que se muestra a continuación tendrá un 0 o un 1 para indicar el borde descendente o ascendente del reloj. (Un estado T comienza con el flanco descendente):

T1-0:$ALE=1$;$S_0=1$;$S_1=1$;$IO/\overline{M}=0$;$\overline{RD}=1$;$\overline{WR}=1$; Pestillo$PC$a$MAR$(que aparece en$A_{15}..A_0$); Conducir activamente$MAR$.

T1-1:$ALE=0$

T2-0: Iniciar incremento de PC;$\overline{RD}=0$; Flotar$MARL$($AD_7..AD_0$) para permitir el acceso a circuitos externos

T2-1: Continúe con el incremento de PC (los circuitos externos pueden comenzar a proporcionar datos sobre$AD_7..AD_0$)

T3-0: byte de instrucción que se estabiliza en$AD_7..AD_0$

T3-1: Pestillo$MDR$de$AD_7..AD_0$y habilitar$MDR$salida en bus interno

T4-0: Bus de direcciones inactivo; Pestillo$IR$de$MDR$y empezar a decodificar$IR$

T4-1: Bus de dirección inactivo; Decida si se requieren dos estados más para la instrucción.

Esos son los detalles oficiales y solo describen el ciclo del autobús desde una vista externa.

Internamente, las cosas son diferentes. La instrucción ADD B necesitaría configurar el valor del código de operación de ALU y requeriría direccionar el archivo de registro para leer el registro B en el bus interno y luego en el registro temporal de ALU (su otro registro es el acumulador). Ese valor de registro temporal sería luego estar presente en una de las entradas de ALU y, en algún momento, la salida de ALU ahora presente en el bus temporal sería estable el tiempo suficiente para iniciar el proceso de reescritura en el pestillo del acumulador. Todo esto antes de que el byte de la siguiente instrucción necesite usar el bus interno para transferir el valor del latch MDR al latch IR.

Pero la esencia de T2 y T3 es permitir que el sistema de memoria externa responda a la solicitud de un byte de instrucción y obtenga ese valor de byte en el 8085A. T4 es para decodificar y determinar si la instrucción requiere más estados (o no). Sin embargo, tenga en cuenta que T1 y quizás T2 del siguiente ciclo de instrucción también podrían usarse para completar la instrucción anterior después de la decodificación (si no requiere cualquier operación de bus añadida, como lectura/escritura).